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【開成】集積回路開発におけるVerilog設計の求人

社名非公開

掲載日 360日前 ( 2021-12-20 まで掲載 )

【開成】集積回路開発におけるVerilog設計

勤務地

小田急小田原線 開成駅 バス10分

勤務時間

8:10~16:50

給与

時給2600円 【月収例】46万円以上(残業20時間の場合)※ご経験やスキルにより異なります

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